The Experts below are selected from a list of 135 Experts worldwide ranked by ideXlab platform
Liu Wei-don - One of the best experts on this subject based on the ideXlab platform.
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An Analysis of Influential Factors on Hardware Product Process Planning Defects
Machinery Design and Manufacture, 2015Co-Authors: Liu Wei-donAbstract:In order to reduce the process detects which caused by many influencing factors in the process of technological design and the factors influencing each other between the difficult to well control problems caused by the process defect,based on process methods to analyze the factors influencing the process defect influence in all stages of design activities,it established the relationship between the influence factors of Product process design defect model. On this basis,the DEMATEL method is used to process defects activities between the influence factors of quantitative analysis,it is concluded that the influence of various factors of cause and effect relationship between size and factors,in order to correspondingly control technology related influencing factors in the process of design. Research results for the enterprise to prevent and control Hardware Products play an important guiding significance to the process defect.
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An Analysis of Influential Factors on Hardware Product Structure Defects Based on the Process Method
Modular Machine Tool & Automatic Manufacturing Technique, 2014Co-Authors: Liu Wei-donAbstract:In order to reduce the structure dftects which caused by insufficient consideration during the design process,this paper establish a relationship model on Product structure defects based on the process method,which is applied to analyze the influential factors on each design activity module. On this basis,the fuzzy-AHP was applied to provide a quantitative description on the relationship between the structure defects design and their affective factors. The research result presents great references to develop measurements on prevention and control of Hardware structure defects in the future.
E. Chia - One of the best experts on this subject based on the ideXlab platform.
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Quality function deployment and its use in designing information technology systems
International Journal of Quality & Reliability Management, 1998Co-Authors: K.c. Tan, Min Xie, E. ChiaAbstract:Presently, there is much focus on measuring and improving the quality of industrial systems with little attention paid to the quality of information technology (IT) related systems. In this paper, we present a study using the technique quality function deployment (QFD) to design and improve IT systems. QFD is a useful technique and has been applied successfully in traditional Hardware Product design. We show that it is equally useful for the design of IT‐related systems. In particular, we used QFD to study the human/user interface aspects of several World WideWeb home pages. On‐line surveys were used to obtain rankings of customer voices that are important in QFD. The results show that it is a useful technique that should be more commonly used for IT‐related systems.
Marissa Bidner - One of the best experts on this subject based on the ideXlab platform.
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Analysis of the performance of the software/Hardware Product MyDiaBase+RxChecker for assessing treatment regimens.
Journal of diabetes science and technology, 2009Co-Authors: Danny Petrasek, Marissa BidnerAbstract:In 2008, the Action to Control Cardiovascular Risk in Diabetes trial was halted due to an unexpected number of deaths in the intensive treatment group (aiming for hemoglobin A1c levels less than 6%). Hypoglycemic episodes were thought by some to be a contributing cause, underscoring again the challenge of maintaining tight control while avoiding dangerous excursions into hypoglycemic territory. Albisser and colleagues present a set of articles in this issue of Journal of Diabetes Science and Technology that describe a clinical Product developed specifically for this timeless clinical conundrum.
K.c. Tan - One of the best experts on this subject based on the ideXlab platform.
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Quality function deployment and its use in designing information technology systems
International Journal of Quality & Reliability Management, 1998Co-Authors: K.c. Tan, Min Xie, E. ChiaAbstract:Presently, there is much focus on measuring and improving the quality of industrial systems with little attention paid to the quality of information technology (IT) related systems. In this paper, we present a study using the technique quality function deployment (QFD) to design and improve IT systems. QFD is a useful technique and has been applied successfully in traditional Hardware Product design. We show that it is equally useful for the design of IT‐related systems. In particular, we used QFD to study the human/user interface aspects of several World WideWeb home pages. On‐line surveys were used to obtain rankings of customer voices that are important in QFD. The results show that it is a useful technique that should be more commonly used for IT‐related systems.
Jani Imed - One of the best experts on this subject based on the ideXlab platform.
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Test et caractérisation des interconnexions 3D haute densité
HAL CCSD, 2019Co-Authors: Jani ImedAbstract:The integration of multiple chips in a 3D stack serves as another path to move forward in the more-than-Moore domain. 3D integration technology consists in interconnecting the integrated circuits in three dimensions using inter-die interconnects (μ-bumps or Cu-Cu interconnects) and Through Silicon Vias (TSV). This changeover from horizontal to vertical interconnection is very promising in terms of speed and overall performances (RC delay, power consumption and form factor). On the other side, for technology development of 3D integration before the Production of the 300 mm wafers with all FEOL and BEOL layers, several short-loops must been carried out to enable incremental characterization and structural test of 3D interconnects in order to evaluate the electrical performances (R, L, C …). In the other hand, the test of application circuits consists in adding testability features (Boundary-Scan-Cells (BSCs), Built-In-Self-Test (BIST) and scan chains …) for functional test of the Hardware Product design (including the different stacked dies and the 3D interconnections) . The added Design-For-Test (DFT) architecture make it easier to develop and apply manufacturing tests to the designed Hardware. Compared to μ-bumps, Cu-Cu hybrid bonding provides an alternative for future scaling below 10μm pitch with improved physical properties but that generates new challenges for test and characterization; the smaller the Cu pad size, the more the fabrication and bonding defects have an important impact on yield and performance. Defects such as bonding misalignment, micro-voids and contact defects at the copper surface, can affect the electrical characteristics and the life time of 3D-IC considerably. Moreover, test infrastructure insertion for HD 3D-ICs presents new challenges because of the high interconnects density and the area cost for test features. Hence, in this thesis work, an innovative misalignment test structure has been developed and implemented in short-loop way. The proposed approach allows to measure accurately bonding misalignment, know the misalignment direction and estimate the contact resistance. Afterwards, a theoretical study has been performed to define the most optimized DFT infrastructure depending on the minimum acceptable pitch value for a given technology node to ensure the testability of high-density 3D-ICs. Furthermore, an optimized DFT architecture allowing pre-bond and post-bond for high-bandwidth and high-density 3D-IC application (SRAM-on-Logic) has been proposed. Finally, to assess performance of HD 3D-ICs, two complementary BISTs has been implemented in an application circuit using the same misalignment test structure developed above and a daisy chain of Cu-Cu interconnects. Using test results, on the one hand, the impact of misalignment defect on the propagation delay has been studied and on the other hand full open and μ-voids defects at the contact surface level has been detected.L'intégration de plusieurs puces dans un empilement 3D constitue un autre moyen d'avancer dans le domaine « More-than-Moore ». L’intégration 3D consiste à interconnecter les circuits intégrés en trois dimensions à l'aide des interconnexions inter-puces (µ-bumps ou Cu-Cu interconnexions) et les TSVs (Through Silicon Vias). Ce passage d'une interconnexion horizontale à une interconnexion verticale est très prometteur en termes de rapidité et de performances globales (délai RC, consommation et facteur de forme). D'autre part, pour le développement technologique de l’intégration 3D avant la Production des plaques (wafers) de 300 mm avec toutes les couches FEOL et BEOL, plusieurs plaques (short-loop) doivent être réalisées pour permettre la caractérisation incrémentale et le test structurel des interconnexions 3D afin d'évaluer la performances électriques (R, L, C…). D'autre part, le test des circuits d'application consiste à ajouter des fonctionnalités de testabilité (Boundary-Scan-Cells (BSC), Built-In-Self-Test (BIST) et des chaînes de scan …) pour le test fonctionnel du circuit 3D (y compris les puces empilées et les interconnexions 3D). L'architecture DFT (Design-For-Test) ajoutée facilite le développement et l'application des tests de fabrication au circuit conçu. Par rapport aux interconnexions µ-bumps, la liaison hybride Cu-Cu offre une alternative pour descendre au-dessous de 10µm de pas entre les interconnexions (pitch) avec des propriétés physiques améliorées, mais cela génère de nouveaux défis pour les tests et la caractérisation; plus la taille de la plaque de cuivre est petite, plus les défauts de fabrication et de liaison ont un impact important sur le rendement et les performances. Des défauts tels que le désalignement, des « µ-voids » et des défauts de contact à la surface du cuivre peuvent affecter considérablement les caractéristiques électriques et la durée de vie du circuit 3D. De plus, l'insertion d'une infrastructure de test pour les circuits intégrés 3D HD présente de nouveaux défis en raison de la densité d'interconnexions élevée et du coût de l’insertion de l’infrastructure du test. C’est dans ce contexte que s’inscrit cette thèse de doctorat dans laquelle une structure de test innovante de désalignement a été développée. L’approche proposée permet de mesurer avec précision le désalignement des interconnexions, de connaître la direction du désalignement et d’estimer la résistance de contact. Une étude théorique a ensuite été réalisée pour définir l’infrastructure DFT la plus optimisée en fonction de la valeur du pas minimal acceptable pour un nœud technologique donné, afin de garantir la testabilité des circuits 3D haute densité. De plus, une architecture DFT optimisée permettant un test avant et après assemblage des circuits 3D haute densité (Mémoire-sur-Logique) a été proposée. Enfin, pour évaluer les performances des circuits 3D haute densité, deux BISTs complémentaires ont été mis en œuvre dans un circuit d’application utilisant la même structure de test de désalignement développée ci-dessus et une chaîne d’interconnexions Cu-Cu. En utilisant les résultats des tests, d’une part, l’impact du défaut de désalignement sur le temps de propagation a été étudié et, d’autre part, les défauts de contact et les « µ-voids » au niveau de la surface de contact ont été détectés
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Test and characterization of 3D high-density interconnects
2019Co-Authors: Jani ImedAbstract:L'intégration de plusieurs puces dans un empilement 3D constitue un autre moyen d'avancer dans le domaine « More-than-Moore ». L’intégration 3D consiste à interconnecter les circuits intégrés en trois dimensions à l'aide des interconnexions inter-puces (µ-bumps ou Cu-Cu interconnexions) et les TSVs (Through Silicon Vias). Ce passage d'une interconnexion horizontale à une interconnexion verticale est très prometteur en termes de rapidité et de performances globales (délai RC, consommation et facteur de forme). D'autre part, pour le développement technologique de l’intégration 3D avant la Production des plaques (wafers) de 300 mm avec toutes les couches FEOL et BEOL, plusieurs plaques (short-loop) doivent être réalisées pour permettre la caractérisation incrémentale et le test structurel des interconnexions 3D afin d'évaluer la performances électriques (R, L, C…). D'autre part, le test des circuits d'application consiste à ajouter des fonctionnalités de testabilité (Boundary-Scan-Cells (BSC), Built-In-Self-Test (BIST) et des chaînes de scan …) pour le test fonctionnel du circuit 3D (y compris les puces empilées et les interconnexions 3D). L'architecture DFT (Design-For-Test) ajoutée facilite le développement et l'application des tests de fabrication au circuit conçu. Par rapport aux interconnexions µ-bumps, la liaison hybride Cu-Cu offre une alternative pour descendre au-dessous de 10µm de pas entre les interconnexions (pitch) avec des propriétés physiques améliorées, mais cela génère de nouveaux défis pour les tests et la caractérisation; plus la taille de la plaque de cuivre est petite, plus les défauts de fabrication et de liaison ont un impact important sur le rendement et les performances. Des défauts tels que le désalignement, des « µ-voids » et des défauts de contact à la surface du cuivre peuvent affecter considérablement les caractéristiques électriques et la durée de vie du circuit 3D. De plus, l'insertion d'une infrastructure de test pour les circuits intégrés 3D HD présente de nouveaux défis en raison de la densité d'interconnexions élevée et du coût de l’insertion de l’infrastructure du test. C’est dans ce contexte que s’inscrit cette thèse de doctorat dans laquelle une structure de test innovante de désalignement a été développée. L’approche proposée permet de mesurer avec précision le désalignement des interconnexions, de connaître la direction du désalignement et d’estimer la résistance de contact. Une étude théorique a ensuite été réalisée pour définir l’infrastructure DFT la plus optimisée en fonction de la valeur du pas minimal acceptable pour un nœud technologique donné, afin de garantir la testabilité des circuits 3D haute densité. De plus, une architecture DFT optimisée permettant un test avant et après assemblage des circuits 3D haute densité (Mémoire-sur-Logique) a été proposée. Enfin, pour évaluer les performances des circuits 3D haute densité, deux BISTs complémentaires ont été mis en œuvre dans un circuit d’application utilisant la même structure de test de désalignement développée ci-dessus et une chaîne d’interconnexions Cu-Cu. En utilisant les résultats des tests, d’une part, l’impact du défaut de désalignement sur le temps de propagation a été étudié et, d’autre part, les défauts de contact et les « µ-voids » au niveau de la surface de contact ont été détectés.The integration of multiple chips in a 3D stack serves as another path to move forward in the more-than-Moore domain. 3D integration technology consists in interconnecting the integrated circuits in three dimensions using inter-die interconnects (μ-bumps or Cu-Cu interconnects) and Through Silicon Vias (TSV). This changeover from horizontal to vertical interconnection is very promising in terms of speed and overall performances (RC delay, power consumption and form factor). On the other side, for technology development of 3D integration before the Production of the 300 mm wafers with all FEOL and BEOL layers, several short-loops must been carried out to enable incremental characterization and structural test of 3D interconnects in order to evaluate the electrical performances (R, L, C …). In the other hand, the test of application circuits consists in adding testability features (Boundary-Scan-Cells (BSCs), Built-In-Self-Test (BIST) and scan chains …) for functional test of the Hardware Product design (including the different stacked dies and the 3D interconnections) . The added Design-For-Test (DFT) architecture make it easier to develop and apply manufacturing tests to the designed Hardware. Compared to μ-bumps, Cu-Cu hybrid bonding provides an alternative for future scaling below 10μm pitch with improved physical properties but that generates new challenges for test and characterization; the smaller the Cu pad size, the more the fabrication and bonding defects have an important impact on yield and performance. Defects such as bonding misalignment, micro-voids and contact defects at the copper surface, can affect the electrical characteristics and the life time of 3D-IC considerably. Moreover, test infrastructure insertion for HD 3D-ICs presents new challenges because of the high interconnects density and the area cost for test features. Hence, in this thesis work, an innovative misalignment test structure has been developed and implemented in short-loop way. The proposed approach allows to measure accurately bonding misalignment, know the misalignment direction and estimate the contact resistance. Afterwards, a theoretical study has been performed to define the most optimized DFT infrastructure depending on the minimum acceptable pitch value for a given technology node to ensure the testability of high-density 3D-ICs. Furthermore, an optimized DFT architecture allowing pre-bond and post-bond for high-bandwidth and high-density 3D-IC application (SRAM-on-Logic) has been proposed. Finally, to assess performance of HD 3D-ICs, two complementary BISTs has been implemented in an application circuit using the same misalignment test structure developed above and a daisy chain of Cu-Cu interconnects. Using test results, on the one hand, the impact of misalignment defect on the propagation delay has been studied and on the other hand full open and μ-voids defects at the contact surface level has been detected
